10/11 老師示範 2位元 2對1多工器

3.structural modeling
  
VHDL , Verilog ---> Behavioral (行為) ---> synati CAD , PC simulation

synthesis (合成) ---> IC Layout ---> standard cell ---> AND,OR,NOT

Primitives 內建元件
Ports 腳位
HIERARCHICAL NAMES (階層)

A[3:0] 4位元
A[2:0] 3位元
A[1:0] 2位元